Steve
2016-03-03 14:39:34 UTC
Sto progettando un'applicazione time-critical in cui ho bisogno di una risoluzione temporale nell'ordine di 100 picosecondi.
Sto pensando di realizzare un oscillatore ad anello da 20 GHz e clock da un oscillatore ad anello.
Esistono circuiti integrati o posso implementarli utilizzando CoolRunner II CPLD o altri FPGA?
Ho guardato la sua scheda tecnica e la frequenza massima per il clock di sistema è di circa 256 MHz e il clock esterno è di 145 MHz. Scheda tecnica
Dovrei cercare un dispositivo più veloce o c'è un altro modo per costruirlo?
I pin I / O veloci degli ultimi FPGA possono gestire circa 1 GHz per la memoria DDR.La rete di clock interna di un FPGA è limitata a circa 900 MHz.Quindi gli FPGA non possono risolvere i tuoi problemi.
Serve per le misurazioni del tempo di volo?Ci sono circuiti integrati TOF dedicati con risoluzione inferiore a 100ps.Funzionano come un cronometro.Forse potresti premere uno di questi in servizio?Dai un'occhiata a http://www.ti.com/lit/ds/symlink/tdc7200.pdf.
Normalmente per questo tipo di risoluzione temporale si utilizza un convertitore time-to-digital, non un contatore.Questi fondamentalmente collegano un piccolo condensatore con i segnali di trigger e quindi si misura la tensione accumulata su di esso.Per alcune idee, dai un'occhiata a come funzionano gli oscilloscopi ETS (equivalent time sampling).
@Paebbels: I dispositivi Stratix 10 più veloci di Altera possono gestire I / O a 28,3 Gb / s.I dispositivi Virtex-7 più veloci di Xilinx possono gestire 28,05 Gb / s.Le tue conoscenze sono obsolete di diversi anni.
@DaveTweed Conosco ricetrasmettitori a 28 GHz.Li sto usando io stesso in progetti ad alta velocità.Ma non credo che tu possa usarli per fare misurazioni del tempo.Anche con ricetrasmettitori multi GHz, la rete di clock è limitata a circa 1 GHz.
@Paebbels: I / O a 28 GHz è I / O a 28 GHz.Puoi campionare * qualsiasi * segnale a quella velocità.Perché non potresti usarlo per misurare il tempo?Ovviamente, il tessuto dovrebbe avere a che fare con i campioni che escono dal deserializzatore come un bus parallelo, ma è semplice.
@DaveTweed, non alcun segnale.Un segnale con corse molto lunghe di 0 o 1 provocherebbe probabilmente la perdita del blocco del CDR del ricetrasmettitore, provocando una deriva del clock critico.Dovresti trovare un modo per far passare il tempo dell'evento che desideri tra due modelli di ingresso, ciascuno con un'adeguata densità di transizione, per utilizzare questi ingressi all'FPGA per la temporizzazione dell'evento.
Per OP, renditi conto che non hai bisogno di clock a 20 GHz per ottenere un timing di 100 ps.Ad esempio, due clock da 5 GHz con una differenza di fase di 90 gradi possono raggiungere una temporizzazione di 100 ps.Oppure 5 clock da 1 GHz ciascuno sfalsato di 36 gradi.Ma a un certo punto mantenere un grande gruppo di orologi allineati abbastanza accuratamente e campionarli tutti abbastanza vicini allo stesso tempo diventa un problema più grande che fare un orologio più veloce.
Gli oscillatori ad anello hanno un rumore di fase causato dal jitter.Per un oscillatore di clock stabile nella gamma Gigahertz, un diodo Gunn (posizionato all'interno della guida d'onda utilizzando una sfera YIG) sarebbe una scelta migliore per un generatore di frequenza stabile.