Non è chiaro quali siano esattamente i segnali che devi generare e la loro tempistica rispetto ai segnali in arrivo.

Tuttavia, 250 ns non è poi così difficile da ottenere con qualcosa come un dsPIC della serie EP, per esempio.Con una velocità di istruzione di 70 MHz, si ottengono fino a 17 cicli di istruzione di jitter consentito.È molto.

Se il segnale in ingresso causa un interrupt, la generazione dei segnali in uscita dalla temporizzazione dell'istruzione fissa ti darà molto meno di 17 cicli di jitter.Sarebbe ancora meglio se il segnale di ingresso potesse attivare un generatore PWM o simili.Tuttavia, non hai fornito informazioni sufficienti sulla natura dei segnali di uscita per sapere se l'hardware specifico disponibile su tali microfoni sarebbe applicabile.

Di solito è possibile ottenere questo tipo di tempo reale purché l'output non dipenda da software / interrupt.Cioè, i pin non sono impostati da un ISR o simile, nel qual caso si avrà un jitter di microsecondi.La latenza dell'interrupt potrebbe essere un tempo statico, ma non ci conterei, nel caso in cui più di un interrupt si attiva contemporaneamente ecc.

Potresti essere in grado di risolvere questo problema con la funzione di confronto dell'output del timer hardware.Cioè, tutti i pin rilevanti vengono impostati quando scade un timer, come ad esempio quando si utilizza PWM.Questo spesso può essere fatto con l'orologio di sistema o con la precisione dell'orologio di sistema / 2.Altre alternative sono DMA, se supportato per i pin specifici.

Questo può funzionare fino a 50-100 ns da qualche parte, dove sarai in balia delle caratteristiche analogiche dei pin.

E poi, ovviamente, non sarai in grado di ottenere una precisione migliore di quella consentita dal tuo oscillatore.Certamente non è possibile utilizzare un oscillatore RC incorporato, ma è necessario utilizzare un cristallo di alta precisione o un oscillatore esterno.

DMA e un timer?

Un paio di bus SPI e usa solo i pin dati (possibilmente di nuovo con DMA se hai bisogno di più di 32 intervalli di tempo)?

La mia sensazione è che 1us dovrebbe essere fattibile se scegli correttamente i tuoi pin IO e sei pronto a giocare ad alcuni giochi di basso livello.

100ns dovrei pensare, ma forse qualcosa di ambiguo con il caricamento di un chip ram QSPI e il clock del modello di bit usando un timer come orologio?

10ns è il territorio FPGA.

Verifica se disponi di timer in grado di pilotare più pin, tipicamente utilizzati per il controllo del motore (solitamente 4 o 6, rispettivamente per ponte H e trifase).In molti casi, tali timer hanno registri di "precaricamento" che consentono di modificare senza problemi il periodo e il ciclo di lavoro, il che significa che è possibile generare essenzialmente una forma d'onda arbitraria con essi.Se eseguite correttamente, tali forme d'onda sono precise fino alla risoluzione del timer.

Forse qualcosa come un Cypress PSOC con le celle logiche programmabili.Penso che Microchip abbia parti con capacità simili.Sono come microcontrollori con funzionalità FPGA minuscole e limitate che puoi personalizzare.Sembra che avrai bisogno di una qualche forma di DMA o FPGA per soddisfare le tue esigenze.

I dispositivi STM32 hanno periferiche timer molto potenti e configurabili.Possono essere concatenati o sincronizzati e offrono output accurati per il ciclo.Potresti dedicare un po 'di tempo alla lettura dei fogli dati per l'avvio dei dispositivi STM32L4 e H4, e magari rivedere parte della documentazione timer specifica di STMicro.

Uso personalmente i timer insieme a un FPGA per fornire tempi e sequenze accurati al microsecondo per 32 uscite digitali.L'FPGA non sta facendo nulla di specifico per la temporizzazione, ma piuttosto manda in MUX gli eccellenti e configurabili timer dell'STM32 su una delle 32 uscite.L'hardware finale eliminerà l'STM32 ma per la prototipazione e lo sviluppo non può essere battuto.

Sto facendo qualcosa di molto simile al lavoro con un DSP.Ho un FPGA che esegue la parte di temporizzazione di precisione.Speravo di utilizzare un'onda quadra dal DSP per testare il PLL per la sincronizzazione di due FPGA.In effetti, ho scoperto che sebbene le tolleranze di temporizzazione dell'FPGA fossero impostate a circa 0,01us in base alle tolleranze di clock, il mio DSP aveva troppo da fare per fare meglio di 0.1us.

Questo è un ciclo di elaborazione piuttosto completo.Con un ciclo meno intenso, potrebbe essere migliore, ovviamente.Per le parti che dovevano essere deterministiche, eseguirle all'inizio del ciclo può essere d'aiuto.Tieni presente che, sebbene la latenza degli interrupt sia prevedibile, è molto diversa da zero!Per la mia piattaforma sono 91 tick di clock a 456 MHz.Posso facilmente ottenere jitter sub-us dagli interrupt, ma i ritardi di microsecondi richiedono la latenza degli interrupt per essere incorporata nei calcoli.